晶振是数字电路设计中关键先生，通常在电路设计当中，晶振都当作数字电路中的心脏部分，数字电路的所有工作不能离开时钟信号，而恰好晶振便是直接控制总系统正常启动的那个关键按钮，可以说要是有数字电路设计的地方就能够正常的看到晶振。
晶振一般是指石英晶体振荡器和石英晶体谐振器两种，也可以直接叫晶体振荡器。都是利用石英晶体的压电效应制作而成。
它的工作原理是这样的：在晶体两个电极上加上电场后，晶体会发生机械变形，相反的，若是在晶体的两端加上机械压力后，晶体又会产生电场。这种现象是可逆的，所以利用晶体的这种特性，在晶体两端加上交变电压，晶片就会产生机械振动，同时又会产生交变电场。但是晶体产生的这种振动和电场大多数都会很小，但只要在某个特定频率下，振幅就会明显增大，就类似我们电路设计者常能见到的LC回路谐振同理。
无源晶振为晶体，一般是2引脚的无极性器件(部分无源晶振有无极性的固定引脚)。
无源晶振一般需借助于负载电容形成的时钟电路才能产生振荡信号(正弦波信号)。
有源晶振为振荡器，通常是4个引脚。有源晶振不需要CPU的内部振荡器，产生方波信号。有源晶振供电便能产生一个时钟信号。
有源晶振信号稳定，质量较好，而且连接方式最简单，精度误差比无源晶振更小，价格比无源晶振更贵。
晶振的等效电路显示了一个串联的RLC电路，表示晶振的机械振动，与一个电容并联表示与晶振的电气连接，而晶振振荡器便朝着串联谐振运行工作。
其中，R是ESR等效串联电阻，L和C分别是等效电感和电容，Cp为寄生电容。
一般晶振的基本信息参数有：工作时候的温度、精度值、匹配电容、封装形式、核心频率等。
晶振的核心频率：一般晶振频率的选择取决于频率元器件的要求规定，像MCU一般是一个范围，大部分都是从4M到几十M不等。
晶振的精度:晶振的精度普遍在±5PPM、±10PPM、±20PPM、±50PPM等，高精度的时钟芯片一般在±5PPM之内，一般运用大部分会选择在±20PPM左右。
晶振的匹配电容：通常通过调整匹配电容的值，可以更改晶振的核心频率，目前在做高精度晶振时，都是用该方法来进行调整。
作为数字电路中的心脏，晶振影响着总系统的稳定性，系统晶振的选择，决定了数字电路的成败。
由于晶振内部存在石英晶体，受到外部撞击等情况造成晶体断裂，非常容易导致晶振不起振，所以通常在电路设计时，要考虑晶振的可靠安装，其位置最好还是不要靠近板边、设备外壳等地方。PCB对晶振布局时通常注意以下几点：
在板卡设计时尤其必须要格外注意这点。外壳接地能够尽可能的防止晶振向外辐射，同时能屏蔽外来信号对晶振的干扰。如果一定要布置在PCB边缘，可以在晶振印制线边上再布一根GND线，同时在包地线上间隔一段距离就打过孔，将晶振包围起来。
保证完全铺地，同时在晶振的300mil范围内不要布线，这样做才能够防止晶振干扰其他布线、元器件和层的性能。
③若滤波器件放在晶振下方，且滤波电容与匹配电阻未按照信号流向排布，会使滤波器的滤波效果变差。
耦合电容应尽量靠近晶振的电源引脚，按电源流入方向，依容值从大到小顺序摆放。
④时钟信号的走线应尽量简短，线宽大一些，在布线长度和远离发热源上寻找平衡。
在电路系统中，高速时钟信号线优先级最高。时钟线是一个敏感信号，频率越高，要求走线尽量简短，以保证信号的失真度达到最小。
因为现在很多电路中，系统晶振时钟频率很高，所以干扰谐波出来的能量也强，谐波除了会从输入与输出两条线导出来外，也会从空间辐射出来，这也导致若PCB中对晶振的布局不够合理，或非常容易造成很强的杂散辐射问题，并且一旦产生，很难再通过其他方法来解决，所以在PCB板布局时对晶振和CLK信号线布局非常重要。
在电路板上电后，若作为频率器件的晶振周边存在较强杂散电磁信号时，会直接引发晶振输出频率受到干扰，引发频率偏移，严重时影响电路板正常工作。因此晶振本身具备抗电磁干扰能力也是晶振品质的一个重要特性。另外，在电路板布线、晶振尽量靠近芯片，走线、晶振引出的两根时钟信号线也要短，防止形成发射天线、尽量设计晶振位于远离电磁波干扰区域，如远离电源，天线、晶振下方不要走线，走线过程不能隔断，不要过孔换层。
为了获得稳定的振荡，通常情况下石英晶体单元与振荡电路的匹配十分重要。若电路结构与晶体单元的匹配中有一定的问题，就会产生频率不够稳定、停止起振或振荡不稳定等问题。石英晶体单元与微机一起使用时，需要评估振荡电路。确认石英晶体单元与振荡电路的匹配之际，至少要对振荡频率(频率匹配)、振荡裕度(负阻抗)和激励功率的三项进行评估。
无源晶振具有固定的负载电容CL，为防止频偏，需要保证起振电容(CgCd)+Cs = CL;
若该款无源晶振的负载电容CL为15pF，取Cs为3pF，那么需要配置的起振电容Cg = Cd = 24pF。
测出负阻抗的值，当负阻抗达到3~5倍以上的等效电阻后，则该晶振电路的振荡裕度满足需求。负阻抗为RN，其测试方法如下图所示。逐渐增大r，直到晶振电路不起振。若此时-RN / Re 3~5倍，则该晶振电路的振荡裕度满足需求。若振荡裕度不满足需求，则可要求晶振供应商提供等效电阻Re较小的无源晶振。
激励功率指石英晶体单元振荡时所消耗的电力。通常，激励功率最好控制在石英晶体单元的规格参数内。激励功率过大时将引起振荡频率的变动、稳定度下降、等效电路参数变化或频率失真等现象。激励功率偏高还可能会引起反复出现异常振荡、引发故障的恶果。
这里的 I 是流过石英晶体单元的电流， Re 是石英晶体单元带负载时的等效电阻。 如果激励功率超过了规格参数，就需要调整振荡电路的常数，使流过石英晶体单元的电流变小。降低 Cg 或 Cd 可使激励功率变小，但振荡电路的负载电容也将随之而变。最简单的方法是增大 Rd，但损失将随之增大、负阻抗将变小。
备注：1、有源晶振不存在频率匹配、振荡裕度、激励功率这3个问题，因为有源晶振的晶体振荡单元和IC已经集成固定了，所以这3个参数是固定的;
2、一般产品的无源晶振电路并不会做以上3个方面的评估，若要评估，需送至晶振供应商的晶振实验室做评估，因为一 般的测量仪器会测试不准。
3.1、正常的情况下，石英振荡器及其周围电路的噪声来自以下三大类，如下图所示：
1~3所示的噪音释放量与流过的电流量和电流的环路的大小成正比。电流量越大，或者电流环路越大，噪音的释放量越多。
石英晶体振荡器及其周围电路在流过的电流量与电流环路大小方面一般存在着以下关系：
从上述关系来看，在石英晶体振荡器及其周围电路所产生的噪音中，输出线路所产生的最多，其次是电源线，而石英晶体振荡器本身所释放的噪音量和这两种噪音相比极小。
2、对电源噪声进行过滤(配置0.01uF~0.1uF的旁路电容，其PCB布线、在基板上配置稳定的输出路线(进行匹配，有源端串联匹配和终端并联匹配两种。一般而言，晶振输出的线路非常短， 不进行匹配的必要)
4、晶体振荡单元(无源晶振)的布线、振荡电路(振荡单元、振荡电容)应配置在振荡IC附近;
4.2、晶振电路下面的各层都需要铺地，不能放置器件和走线，尤其是高频信号线、晶振电路做包地处理时需要打大量地孔，否则包地无意义;
5、石英晶体振荡器(有源晶振)的布线、振荡电路(振荡单元、振荡电容)应配置在振荡IC附近;
5.2、晶振电路下面的各层都需要铺地，不能放置器件和走线，尤其是高频信号线、晶振电路做包地处理时需要打大量地孔，否则包地无意义;
5.4、电源先经过旁路电容，然后再进入晶振，如下图所示(高频噪声通常直线前进)。
首先需要指出的是，只有无源晶振除了频率输出脚，还有另外一个频率输入脚。有源晶振没有频率输入脚，它的主要脚位包括电压输入脚与频率输出脚，因此这里所指的“晶振两端布线长度”为无源晶振，即石英晶体谐振器(Crystal)，而非有源晶振(OSC)。
无源晶振两端(即频率输出脚与输入脚)布线长度尽量等同，并且尽量靠近IC管脚，特别是晶振频率越高时越要注意。同时建议，晶振本身也是噪声源，因此要求晶振PCB布线设计走线越短越好。
无源晶振频率信号输入端与其频率信号输出端布线长度等同的目的是保持晶振输出频率的稳定性，该原理等同于给晶振这两个管脚分别串联两颗同值电容的原因。比如，在晶振PCB布线设计时，基于晶振本身的负载电容值及PCB杂散电容对晶振的影响，正常的情况下会给无源晶振32.768KHz的两个管脚分别串联一颗同值的15~18PF电容。换句话说，我们提议若晶振的频率输入脚串联的为15PF的电容，那么，该颗晶振的频率信号输出脚位串联的电容值也应该为15PF,而非18PF。
在晶振PCB布线设计时，不管是要求外接电容要与晶振进行最佳匹配，电容等值，还是布线尽量短且长度一样等，终极目的只有一个，那就是最好能够降低外界对晶振输出频率精度及稳定性的各种可能性干扰。
随着智慧生活的逐步开启，电子技术也在同步快速的提升。PCB的密度越来越高。PCB设计方式的差异对晶振抗干扰能力影响很大。因此，在进行晶振PCB布线设计时，一定要遵守PCB设计的最根本原则，力求符合抗干扰设计之要求。
晶振电路为数字系统提供的关键时钟信号源，它若失效，总系统将面临崩溃。PCB尺寸过大时，走线必然延长，阻抗自然增加，抗噪声能力变弱，成本也增加;若PCB尺寸过小，则散热性能会降低，且邻近线路易相互干扰。因此在布线设计时，应该要针对晶振给予从优及特殊照顾。在晶振选型时，务必选择性能可靠及高品质晶振产品。
LED驱动电源的输入包括高压工频交流(即市电)、低压直流、高压直流、低压高频交流(如电子变压器的输出)等。
在工业自动化蒸蒸日上的当下，工业电机作为核心动力设备，其驱动电源的性能必然的联系到总系统的稳定性和可靠性。其中，反电动势抑制与过流保护是驱动电源设计中至关重要的两个环节，集成化方案的设计成为提升电机驱动性能的关键。
